碾压台积电CoWoS！英特尔EMIB-T封装方案问世：HBM4e飙上12Gb/s

快科技7月11日报道，碾压在IEEE 2026电子元件与技术大会（ECTC）上，台积英特尔正式揭晓其下一代先进封装解决方案——EMIB-T。英特这一技术突破标志着芯片互连与供电架构的封装方案重大革新。

EMIB-T：从“桥梁”到“立交桥”的问世进化

传统的EMIB（嵌入式多芯片互连桥接）技术主要利用嵌入式硅桥在局部区域实现高密度芯片互连。而EMIB-T在此基础上进行了关键升级，飙上通过在硅桥中引入硅通孔（TSV），碾压实现了垂直方向的台积供电通道。

这种设计使得电流能够直接穿透基板直达芯片核心，英特极大缩短了供电路径，封装方案显著提升了供电密度。问世如果说传统EMIB是飙上连接不同芯粒的“桥梁”，那么EMIB-T则是碾压一座立体化的“立交桥”，实现了信号与电力的台积高效立体传输。

关键参数突破：互连密度与封装尺寸双升

在ECTC 2026大会上，英特英特尔公布了EMIB-T的多项核心进展：

• 互连精度提升：第一层互连凸点间距（Pitch）缩小至25微米。
• 封装尺寸扩展：单颗封装面积扩展至120×120毫米。
• 集成度飞跃：单个封装可集成超过9倍光罩面积的计算与存储芯片，实际掩模芯片数量已突破10倍大关。

通过协同优化信号完整性与供电完整性，EMIB-T成功打破了封装尺寸受限于供电瓶颈的僵局。实测数据显示，其搭载的HBM4e传输速率突破12Gb/s，UCIe接口速率达到64Gb/s。

对比台积电CoWoS：成本降低40%以上

与目前主流的台积电CoWoS（Chip on Wafer on Substrate）技术相比，EMIB-T展现出显著的结构性优势：

1. 架构差异：CoWoS将所有芯片放置在大面积的硅中介层上，其尺寸严格受限于光罩（Reticle）的物理极限。而EMIB采用局部硅桥嵌入有机基板的方式，仅在芯片间需要互连的关键位置进行桥接。
2. 晶圆利用率：微小的硅桥可在晶圆上密集排列，几乎无材料浪费。
3. 成本优势：去除大面积硅中介层大幅降低了制造成本。据估算，EMIB-T方案有望比CoWoS方案成本低40%以上。

行业巨头转向：谷歌与联发科力挺

凭借性能与成本的双重优势，EMIB-T已获得顶级芯片厂商的认可：

• 谷歌：下一代TPU（张量处理单元）已决定放弃台积电CoWoS，转而采用英特尔EMIB-T技术。
• 联发科：在COMPUTEX 2026上宣布，其下一代芯片将独家采用EMIB-T封装方案。
• 良率表现：目前EMIB-T的量产良率已突破90%，具备大规模商用条件。

展望未来：2028年迈向系统级集成

英特尔规划，到2028年，EMIB-T封装尺寸将进一步扩展至120×180毫米，并集成超过24颗HBM堆栈。这标志着先进封装技术正从单纯的“芯片连接”向更复杂的“系统级集成”迈进，为高性能计算和AI芯片的发展提供更强有力的硬件支撑。